More accurate register access-types and reset-values (#601)
* More accurate register access-types and reset-values * I2C configuration constants are now included in the autogenerated header
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0fa58ed219
commit
ace97f3387
File diff suppressed because it is too large
Load Diff
@ -8,6 +8,80 @@
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// Version : 1
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// Version : 1
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// Bus type : apb
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// Bus type : apb
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// Description : DW_apb_i2c address block
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// Description : DW_apb_i2c address block
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//
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// List of configuration constants for the Synopsys I2C
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// hardware (you may see references to these in I2C register
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// header; these are *fixed* values, set at hardware design
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// time):
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//
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// IC_ULTRA_FAST_MODE ................ 0x0
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// IC_UFM_TBUF_CNT_DEFAULT ........... 0x8
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// IC_UFM_SCL_LOW_COUNT .............. 0x0008
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// IC_UFM_SCL_HIGH_COUNT ............. 0x0006
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// IC_TX_TL .......................... 0x0
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// IC_TX_CMD_BLOCK ................... 0x1
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// IC_HAS_DMA ........................ 0x1
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// IC_HAS_ASYNC_FIFO ................. 0x0
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// IC_SMBUS_ARP ...................... 0x0
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// IC_FIRST_DATA_BYTE_STATUS ......... 0x1
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// IC_INTR_IO ........................ 0x1
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// IC_MASTER_MODE .................... 0x1
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// IC_DEFAULT_ACK_GENERAL_CALL ....... 0x1
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// IC_INTR_POL ....................... 0x1
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// IC_OPTIONAL_SAR ................... 0x0
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// IC_DEFAULT_TAR_SLAVE_ADDR ......... 0x055
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// IC_DEFAULT_SLAVE_ADDR ............. 0x055
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|
// IC_DEFAULT_HS_SPKLEN .............. 0x1
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// IC_FS_SCL_HIGH_COUNT .............. 0x0006
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// IC_HS_SCL_LOW_COUNT ............... 0x0008
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// IC_DEVICE_ID_VALUE ................ 0x0
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// IC_10BITADDR_MASTER ............... 0x0
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// IC_CLK_FREQ_OPTIMIZATION .......... 0x0
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// IC_DEFAULT_FS_SPKLEN .............. 0x7
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// IC_ADD_ENCODED_PARAMS ............. 0x0
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// IC_DEFAULT_SDA_HOLD ............... 0x000001
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// IC_DEFAULT_SDA_SETUP .............. 0x64
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// IC_AVOID_RX_FIFO_FLUSH_ON_TX_ABRT . 0x0
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// IC_CLOCK_PERIOD ................... 100
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// IC_EMPTYFIFO_HOLD_MASTER_EN ....... 1
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// IC_RESTART_EN ..................... 0x1
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// IC_TX_CMD_BLOCK_DEFAULT ........... 0x0
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// IC_BUS_CLEAR_FEATURE .............. 0x0
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// IC_CAP_LOADING .................... 100
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// IC_FS_SCL_LOW_COUNT ............... 0x000d
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// APB_DATA_WIDTH .................... 32
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// IC_SDA_STUCK_TIMEOUT_DEFAULT ...... 0xffffffff
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// IC_SLV_DATA_NACK_ONLY ............. 0x1
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// IC_10BITADDR_SLAVE ................ 0x0
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// IC_CLK_TYPE ....................... 0x0
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// IC_SMBUS_UDID_MSB ................. 0x0
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// IC_SMBUS_SUSPEND_ALERT ............ 0x0
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// IC_HS_SCL_HIGH_COUNT .............. 0x0006
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// IC_SLV_RESTART_DET_EN ............. 0x1
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// IC_SMBUS .......................... 0x0
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// IC_OPTIONAL_SAR_DEFAULT ........... 0x0
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|
// IC_PERSISTANT_SLV_ADDR_DEFAULT .... 0x0
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// IC_USE_COUNTS ..................... 0x0
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// IC_RX_BUFFER_DEPTH ................ 16
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// IC_SCL_STUCK_TIMEOUT_DEFAULT ...... 0xffffffff
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// IC_RX_FULL_HLD_BUS_EN ............. 0x1
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|
// IC_SLAVE_DISABLE .................. 0x1
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// IC_RX_TL .......................... 0x0
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|
// IC_DEVICE_ID ...................... 0x0
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|
// IC_HC_COUNT_VALUES ................ 0x0
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// I2C_DYNAMIC_TAR_UPDATE ............ 0
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// IC_SMBUS_CLK_LOW_MEXT_DEFAULT ..... 0xffffffff
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// IC_SMBUS_CLK_LOW_SEXT_DEFAULT ..... 0xffffffff
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|
// IC_HS_MASTER_CODE ................. 0x1
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|
// IC_SMBUS_RST_IDLE_CNT_DEFAULT ..... 0xffff
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|
// IC_SMBUS_UDID_LSB_DEFAULT ......... 0xffffffff
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|
// IC_SS_SCL_HIGH_COUNT .............. 0x0028
|
||||||
|
// IC_SS_SCL_LOW_COUNT ............... 0x002f
|
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|
// IC_MAX_SPEED_MODE ................. 0x2
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|
// IC_STAT_FOR_CLK_STRETCH ........... 0x0
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|
// IC_STOP_DET_IF_MASTER_ACTIVE ...... 0x0
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|
// IC_DEFAULT_UFM_SPKLEN ............. 0x1
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|
// IC_TX_BUFFER_DEPTH ................ 16
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// =============================================================================
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// =============================================================================
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#ifndef HARDWARE_REGS_I2C_DEFINED
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#ifndef HARDWARE_REGS_I2C_DEFINED
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#define HARDWARE_REGS_I2C_DEFINED
|
#define HARDWARE_REGS_I2C_DEFINED
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@ -71,7 +71,7 @@
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#define SIO_GPIO_OUT_SET_RESET _u(0x00000000)
|
#define SIO_GPIO_OUT_SET_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_OUT_SET_MSB _u(29)
|
#define SIO_GPIO_OUT_SET_MSB _u(29)
|
||||||
#define SIO_GPIO_OUT_SET_LSB _u(0)
|
#define SIO_GPIO_OUT_SET_LSB _u(0)
|
||||||
#define SIO_GPIO_OUT_SET_ACCESS "RW"
|
#define SIO_GPIO_OUT_SET_ACCESS "WO"
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_OUT_CLR
|
// Register : SIO_GPIO_OUT_CLR
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// Description : GPIO output value clear
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// Description : GPIO output value clear
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@ -82,7 +82,7 @@
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#define SIO_GPIO_OUT_CLR_RESET _u(0x00000000)
|
#define SIO_GPIO_OUT_CLR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_OUT_CLR_MSB _u(29)
|
#define SIO_GPIO_OUT_CLR_MSB _u(29)
|
||||||
#define SIO_GPIO_OUT_CLR_LSB _u(0)
|
#define SIO_GPIO_OUT_CLR_LSB _u(0)
|
||||||
#define SIO_GPIO_OUT_CLR_ACCESS "RW"
|
#define SIO_GPIO_OUT_CLR_ACCESS "WO"
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_OUT_XOR
|
// Register : SIO_GPIO_OUT_XOR
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// Description : GPIO output value XOR
|
// Description : GPIO output value XOR
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@ -93,7 +93,7 @@
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#define SIO_GPIO_OUT_XOR_RESET _u(0x00000000)
|
#define SIO_GPIO_OUT_XOR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_OUT_XOR_MSB _u(29)
|
#define SIO_GPIO_OUT_XOR_MSB _u(29)
|
||||||
#define SIO_GPIO_OUT_XOR_LSB _u(0)
|
#define SIO_GPIO_OUT_XOR_LSB _u(0)
|
||||||
#define SIO_GPIO_OUT_XOR_ACCESS "RW"
|
#define SIO_GPIO_OUT_XOR_ACCESS "WO"
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_OE
|
// Register : SIO_GPIO_OE
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// Description : GPIO output enable
|
// Description : GPIO output enable
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@ -119,7 +119,7 @@
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#define SIO_GPIO_OE_SET_RESET _u(0x00000000)
|
#define SIO_GPIO_OE_SET_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_OE_SET_MSB _u(29)
|
#define SIO_GPIO_OE_SET_MSB _u(29)
|
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#define SIO_GPIO_OE_SET_LSB _u(0)
|
#define SIO_GPIO_OE_SET_LSB _u(0)
|
||||||
#define SIO_GPIO_OE_SET_ACCESS "RW"
|
#define SIO_GPIO_OE_SET_ACCESS "WO"
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_OE_CLR
|
// Register : SIO_GPIO_OE_CLR
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// Description : GPIO output enable clear
|
// Description : GPIO output enable clear
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@ -130,7 +130,7 @@
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#define SIO_GPIO_OE_CLR_RESET _u(0x00000000)
|
#define SIO_GPIO_OE_CLR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_OE_CLR_MSB _u(29)
|
#define SIO_GPIO_OE_CLR_MSB _u(29)
|
||||||
#define SIO_GPIO_OE_CLR_LSB _u(0)
|
#define SIO_GPIO_OE_CLR_LSB _u(0)
|
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#define SIO_GPIO_OE_CLR_ACCESS "RW"
|
#define SIO_GPIO_OE_CLR_ACCESS "WO"
|
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_OE_XOR
|
// Register : SIO_GPIO_OE_XOR
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// Description : GPIO output enable XOR
|
// Description : GPIO output enable XOR
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@ -141,7 +141,7 @@
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#define SIO_GPIO_OE_XOR_RESET _u(0x00000000)
|
#define SIO_GPIO_OE_XOR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_OE_XOR_MSB _u(29)
|
#define SIO_GPIO_OE_XOR_MSB _u(29)
|
||||||
#define SIO_GPIO_OE_XOR_LSB _u(0)
|
#define SIO_GPIO_OE_XOR_LSB _u(0)
|
||||||
#define SIO_GPIO_OE_XOR_ACCESS "RW"
|
#define SIO_GPIO_OE_XOR_ACCESS "WO"
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_HI_OUT
|
// Register : SIO_GPIO_HI_OUT
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// Description : QSPI output value
|
// Description : QSPI output value
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@ -169,7 +169,7 @@
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#define SIO_GPIO_HI_OUT_SET_RESET _u(0x00000000)
|
#define SIO_GPIO_HI_OUT_SET_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_HI_OUT_SET_MSB _u(5)
|
#define SIO_GPIO_HI_OUT_SET_MSB _u(5)
|
||||||
#define SIO_GPIO_HI_OUT_SET_LSB _u(0)
|
#define SIO_GPIO_HI_OUT_SET_LSB _u(0)
|
||||||
#define SIO_GPIO_HI_OUT_SET_ACCESS "RW"
|
#define SIO_GPIO_HI_OUT_SET_ACCESS "WO"
|
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_HI_OUT_CLR
|
// Register : SIO_GPIO_HI_OUT_CLR
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// Description : QSPI output value clear
|
// Description : QSPI output value clear
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@ -180,7 +180,7 @@
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#define SIO_GPIO_HI_OUT_CLR_RESET _u(0x00000000)
|
#define SIO_GPIO_HI_OUT_CLR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_HI_OUT_CLR_MSB _u(5)
|
#define SIO_GPIO_HI_OUT_CLR_MSB _u(5)
|
||||||
#define SIO_GPIO_HI_OUT_CLR_LSB _u(0)
|
#define SIO_GPIO_HI_OUT_CLR_LSB _u(0)
|
||||||
#define SIO_GPIO_HI_OUT_CLR_ACCESS "RW"
|
#define SIO_GPIO_HI_OUT_CLR_ACCESS "WO"
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_HI_OUT_XOR
|
// Register : SIO_GPIO_HI_OUT_XOR
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// Description : QSPI output value XOR
|
// Description : QSPI output value XOR
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@ -191,7 +191,7 @@
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#define SIO_GPIO_HI_OUT_XOR_RESET _u(0x00000000)
|
#define SIO_GPIO_HI_OUT_XOR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_HI_OUT_XOR_MSB _u(5)
|
#define SIO_GPIO_HI_OUT_XOR_MSB _u(5)
|
||||||
#define SIO_GPIO_HI_OUT_XOR_LSB _u(0)
|
#define SIO_GPIO_HI_OUT_XOR_LSB _u(0)
|
||||||
#define SIO_GPIO_HI_OUT_XOR_ACCESS "RW"
|
#define SIO_GPIO_HI_OUT_XOR_ACCESS "WO"
|
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// =============================================================================
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// =============================================================================
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// Register : SIO_GPIO_HI_OE
|
// Register : SIO_GPIO_HI_OE
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// Description : QSPI output enable
|
// Description : QSPI output enable
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@ -218,7 +218,7 @@
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#define SIO_GPIO_HI_OE_SET_RESET _u(0x00000000)
|
#define SIO_GPIO_HI_OE_SET_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_HI_OE_SET_MSB _u(5)
|
#define SIO_GPIO_HI_OE_SET_MSB _u(5)
|
||||||
#define SIO_GPIO_HI_OE_SET_LSB _u(0)
|
#define SIO_GPIO_HI_OE_SET_LSB _u(0)
|
||||||
#define SIO_GPIO_HI_OE_SET_ACCESS "RW"
|
#define SIO_GPIO_HI_OE_SET_ACCESS "WO"
|
||||||
// =============================================================================
|
// =============================================================================
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// Register : SIO_GPIO_HI_OE_CLR
|
// Register : SIO_GPIO_HI_OE_CLR
|
||||||
// Description : QSPI output enable clear
|
// Description : QSPI output enable clear
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@ -229,7 +229,7 @@
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#define SIO_GPIO_HI_OE_CLR_RESET _u(0x00000000)
|
#define SIO_GPIO_HI_OE_CLR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_HI_OE_CLR_MSB _u(5)
|
#define SIO_GPIO_HI_OE_CLR_MSB _u(5)
|
||||||
#define SIO_GPIO_HI_OE_CLR_LSB _u(0)
|
#define SIO_GPIO_HI_OE_CLR_LSB _u(0)
|
||||||
#define SIO_GPIO_HI_OE_CLR_ACCESS "RW"
|
#define SIO_GPIO_HI_OE_CLR_ACCESS "WO"
|
||||||
// =============================================================================
|
// =============================================================================
|
||||||
// Register : SIO_GPIO_HI_OE_XOR
|
// Register : SIO_GPIO_HI_OE_XOR
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// Description : QSPI output enable XOR
|
// Description : QSPI output enable XOR
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@ -240,7 +240,7 @@
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|||||||
#define SIO_GPIO_HI_OE_XOR_RESET _u(0x00000000)
|
#define SIO_GPIO_HI_OE_XOR_RESET _u(0x00000000)
|
||||||
#define SIO_GPIO_HI_OE_XOR_MSB _u(5)
|
#define SIO_GPIO_HI_OE_XOR_MSB _u(5)
|
||||||
#define SIO_GPIO_HI_OE_XOR_LSB _u(0)
|
#define SIO_GPIO_HI_OE_XOR_LSB _u(0)
|
||||||
#define SIO_GPIO_HI_OE_XOR_ACCESS "RW"
|
#define SIO_GPIO_HI_OE_XOR_ACCESS "WO"
|
||||||
// =============================================================================
|
// =============================================================================
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||||||
// Register : SIO_FIFO_ST
|
// Register : SIO_FIFO_ST
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||||||
// Description : Status register for inter-core FIFOs (mailboxes).
|
// Description : Status register for inter-core FIFOs (mailboxes).
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||||||
|
@ -124,22 +124,21 @@
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|||||||
// Description : Controls the startup delay
|
// Description : Controls the startup delay
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||||||
#define XOSC_STARTUP_OFFSET _u(0x0000000c)
|
#define XOSC_STARTUP_OFFSET _u(0x0000000c)
|
||||||
#define XOSC_STARTUP_BITS _u(0x00103fff)
|
#define XOSC_STARTUP_BITS _u(0x00103fff)
|
||||||
#define XOSC_STARTUP_RESET _u(0x00000000)
|
#define XOSC_STARTUP_RESET _u(0x000000c4)
|
||||||
// -----------------------------------------------------------------------------
|
// -----------------------------------------------------------------------------
|
||||||
// Field : XOSC_STARTUP_X4
|
// Field : XOSC_STARTUP_X4
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||||||
// Description : Multiplies the startup_delay by 4. This is of little value to
|
// Description : Multiplies the startup_delay by 4. This is of little value to
|
||||||
// the user given that the delay can be programmed directly. Set
|
// the user given that the delay can be programmed directly.
|
||||||
// to 0 at reset.
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#define XOSC_STARTUP_X4_RESET _u(0x0)
|
||||||
#define XOSC_STARTUP_X4_RESET "-"
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||||||
#define XOSC_STARTUP_X4_BITS _u(0x00100000)
|
#define XOSC_STARTUP_X4_BITS _u(0x00100000)
|
||||||
#define XOSC_STARTUP_X4_MSB _u(20)
|
#define XOSC_STARTUP_X4_MSB _u(20)
|
||||||
#define XOSC_STARTUP_X4_LSB _u(20)
|
#define XOSC_STARTUP_X4_LSB _u(20)
|
||||||
#define XOSC_STARTUP_X4_ACCESS "RW"
|
#define XOSC_STARTUP_X4_ACCESS "RW"
|
||||||
// -----------------------------------------------------------------------------
|
// -----------------------------------------------------------------------------
|
||||||
// Field : XOSC_STARTUP_DELAY
|
// Field : XOSC_STARTUP_DELAY
|
||||||
// Description : in multiples of 256*xtal_period. Set to 0xc4 at reset (approx
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// Description : in multiples of 256*xtal_period. The reset value of 0xc4
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||||||
// 50 000 cycles)
|
// corresponds to approx 50 000 cycles.
|
||||||
#define XOSC_STARTUP_DELAY_RESET "-"
|
#define XOSC_STARTUP_DELAY_RESET _u(0x00c4)
|
||||||
#define XOSC_STARTUP_DELAY_BITS _u(0x00003fff)
|
#define XOSC_STARTUP_DELAY_BITS _u(0x00003fff)
|
||||||
#define XOSC_STARTUP_DELAY_MSB _u(13)
|
#define XOSC_STARTUP_DELAY_MSB _u(13)
|
||||||
#define XOSC_STARTUP_DELAY_LSB _u(0)
|
#define XOSC_STARTUP_DELAY_LSB _u(0)
|
||||||
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File diff suppressed because it is too large
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